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392164 Rekonfigurierbare und parallele Rechnersysteme (V) (WiSe 2017/2018)

Einrichtung
Technische Fakultät
Art(en) / SWS
V / 2
Zeitraum
09.10.2017-02.02.2018
Voraussichtl. Wiederholung

Lehrende

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Fachzuordnungen

Modul Veranstaltung Leistungen  
39-M-Inf-RPRS Rekonfigurierbare und parallele Rechnersysteme Rekonfigurierbare und parallele Rechnersysteme unbenotete Prüfungsleistung
benotete Prüfungsleistung
Studieninformation

Die verbindlichen Modulbeschreibungen enthalten weitere Informationen, auch zu den "Leistungen" und ihren Anforderungen. Sind mehrere "Leistungsformen" möglich, entscheiden die jeweiligen Lehrenden darüber.

Allgemeine Anforderungen bei Lehrveranstaltungen:

Die Anforderungen an die aktive Teilnahme (nur gültig für Studienmodell 2002) sind hier erläutert. In den FsB und Modulhandbüchern finden sich Informationen, ob Studienleistungen (nur gültig für Studienmodell 2011)/Einzelleistungen/Modul(teil)prüfungen vorgesehen sind, und welche Anforderungen hierfür bestehen.

Konkretisierung der Anforderungen

Die Vorlesung vermittelt ein vertieftes Verständnis der Eigenschaften und Anforderungen rekonfigurierbarer und paralleler Rechnersysteme. Zudem zeigt sie Methoden zum Einsatz und zur Programmierung der Architekturen auf. Die Studierenden sind nach dem Besuch der Lehrveranstaltung in der Lage, komplexe Anwendungen so zu beschreiben, dass sie effizient auf die betrachteten Systeme umgesetzt werden können und für eine gegebene Anwendung geeignete Architekturvarianten auszuwählen.

Inhalt, Kommentar

Die Vorlesung befasst sich mit der Architektur und Anwendung rekonfigurierbarer und paralleler Rechnersysteme. Rekonfigurierbarkeit bezeichnet die Möglichkeit, Funktionsblöcke und deren Verschaltung zu verändern. Auf diese Weise können die zur Verfügung stehenden Ressourcen an sich ändernde Anforderungsprofile angepasst werden. Behandelt werden zum einen verschiedene Ansätze zur Rekonfiguration und die daraus resultierenden Architekturen. Die Vielfalt der betrachteten Architekturen reicht von feingranularen Architekturen auf der Basis feldprogrammierbarer Gate Array (FPGAs) bis hin zu grobgranularen Architekturen, die es erlauben, komplexe Module, wie z.B. Arithmetikeinheiten, zu verschalten. Von besonderem Interesse sind dabei Verfahren, die eine dynamische, partielle Rekonfiguration ermöglichen. Dynamische Rekonfigurierbarkeit beschreibt die Möglichkeit, ein System während des Betriebs umzukonfigurieren. Kann ein System partiell rekonfiguriert werden, so bedeutet dies, dass seine interne Struktur nur teilweise verändert wird.
Für die Programmierung der Architekturen kommen neben klassischen Entwurfsmethoden auf Basis von Hardwarebeschreibungssprachen auch neue Hochsprachen-basierte Konzepte zum Einsatz. Im Rahmen der Vorlesung und der begleitenden Übung betrachten wir daher neben VHDL insbesondere High-level Synthese (Hardware-Entwurf auf Basis von C-/C++-Beschreibungen) sowie OpenCL-basierte Entwurfsabläufe.
On-Chip-Multiprozessoren (MPSoCs, Multi- oder Manycores) bilden einen weiteren Schwerpunkt der Vorlesung. Hier betrachten wir insbesondere Architekturen, die ihre Leistungsfähigkeit aus hochparallelen Prozessorfeldern beziehen. Der Einsatz von Grafikprozessoren für die Beschleunigung rechenintensiver Applikationen (GPGPU) wird ebenso behandelt, wie neue Universalprozessorarchitekturen mit mehreren hundert Prozessorknoten. Neben den Architekturen diskutieren wir auch die Entwurfsverfahren für die Programmierung rekonfigurierbarer und paralleler Systeme. Einen Schwerpunkt bilden hier automatisierte Werkzeuge, die aus einer Hochsprachenbeschreibung (in der Regel in der Programmiersprache C) voll- oder teilautomatisiert Hardwareimplementierungen für rekonfigurierbare Architekturen oder parallelisierte Umsetzungen für Manycore-Systeme generieren.

Teilnahmevoraussetzungen, notwendige Vorkenntnisse

Der Besuch der Vorlesung "Digitalelektronik" wird empfohlen

Lernraum (E-Learning)

Zu dieser Veranstaltung existiert ein Lernraum im E-Learning System. Lehrende können dort Materialien zu dieser Lehrveranstaltung bereitstellen:

TeilnehmerInnen
registrierte Anzahl : 19
Dies ist die Anzahl der Studierenden, die die Veranstaltung im Stundenplan gespeichert haben. In Klammern die Anzahl der über Gastaccounts angemeldeten Benutzer/innen.
Abruf der Liste der Teilnehmer/innen :
Lehrende und ihre Sekretariate können sich die Liste der im eKVV registrierten Teilnehmer/innen über die passwortgeschützen eKVV Seiten abrufen: Meine Veranstaltungen
Falls Sie noch keinen BIS Zugang besitzen oder generelle Hinweise zum Abrufen und zum Umgang mit den Teilnehmerlisten suchen nutzen Sie unsere Hilfeseite
Dort finden Sie auch Informationen dazu, wie Sie aus einer Teilnehmerliste die Ergebnisliste für die Prüfungsdokumentation erstellen und wie Sie diese an die Prüfungsämter übermitteln können.
Automatischer E-Mailverteiler der Veranstaltung
Adresse :
WS2017_392164@ekvv.uni-bielefeld.de
Lehrende, ihre Sekretariate sowie für die Pflege der Veranstaltungsdaten zuständige Personen können über diese Adresse E-Mails an die VeranstaltungsteilnehmerInnen verschicken. WICHTIG: Sie müssen verschickte E-Mails jeweils freischalten. Warten Sie die Freischaltungs-E-Mail ab und folgen Sie den darin enthaltenen Hinweisen.
Falls die Belegnummer mehrfach im Semester verwendet wird können Sie die folgende alternative Verteileradresse nutzen, um die TeilnehmerInnen genau dieser Veranstaltung zu erreichen: VST_102697952@ekvv.uni-bielefeld.de
Reichweite :
19 Studierende direkt per E-Mail erreichbar
Hinweise :
Weitere Hinweise zu den E-Mailverteilern
E-Mailarchiv
Anzahl der Archiveinträge: 0
E-Mailarchiv öffnen
Änderungen/Aktualität der Veranstaltungsdaten
Letzte Änderung Grunddaten/Lehrende :
Mittwoch, 24. Mai 2017 
Letzte Änderung Zeiten :
Montag, 23. Oktober 2017 
Letzte Änderung Räume :
Montag, 23. Oktober 2017 
Sonstiges
Link auf diese Veranstaltung
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https://ekvv.uni-bielefeld.de/kvv_publ/publ/vd?id=102697952
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